Предложена методика верификационной отладки алгоритмов регулирования и вычислительных задач АСУ ТП, заданных функциональными схемами, использующая свойства аппарата LF-функций. Исследованы типичные критерии правильности алгоритмов данного типа. Разработаны схемы извлечения знаний разработчика о правильности алгоритмов различных типов, необходимые для построения и доказательства теорем верификации. Возможности методики верификационной отладки показаны на примерах функциональных схем различных типов.